Ateneo - UPO

Approfondimento dell’architettura di un moderno sistema di elaborazione attraverso lo studio dell’Instruction Set Architecture (ISA) RISC-V. Il corso analizza nel dettaglio il linguaggio macchina RISC-V, soffermandosi su tipi di istruzioni, formati, modalità di indirizzamento e chiamate a procedura. Successivamente, si introducono tecniche avanzate di ottimizzazione delle prestazioni dei processori, quali la predizione dei salti, l’esecuzione fuori ordine e l’esecuzione speculativa, con particolare attenzione alla loro integrazione nella pipeline. Infine, viene presentato il funzionamento delle memorie cache.

David A. Patterson, John L. Hennessy: Struttura e progetto dei calcolatori RISC-V, Seconda Edizione, Pearson, 2022.

Scopo del modulo è quello di acquisire conoscenze approfondite sul linguaggio macchina RISC-V, comprendendone struttura, tipi di istruzioni, modalità di indirizzamento e meccanismi per le chiamate a procedura. Un secondo obiettivo è l’analisi delle principali tecniche di ottimizzazione delle prestazioni nei processori, tra cui predizione dei salti, esecuzione speculativa ed esecuzione fuori ordine, inquadrate nel contesto dell’architettura a pipeline. Il modulo si propone, inoltre, di introdurre i meccanismi di funzionamento della cache.

Conoscenza dei concetti studiati nel primo modulo del corso.

Gli argomenti trattati nel corso sono esposti prevalentemente tramite lezioni frontali. Alcuni concetti (come la codifica delle istruzioni RISC-V, le dipendenze nella pipeline) sono approfonditi tramite esercitazioni guidate. Durante il corso sono proposti esercizi da svolgere in autonomia per verificare il proprio livello di apprendimento e stimolare un approccio critico. Il corso è integrato da un tutoraggio in cui saranno sviluppate alcune esercitazioni di gruppo.

Sulla piattaforma DIR sono disponibili: la copia elettronica delle slide utilizzate a lezione, esercizi di esempio su ISA RISC-V e pipeline, informazioni generali sul corso ed avvisi relativi allo svolgimento del corso e sugli esami. Le studentesse e gli studenti con disabilità o con Disturbi Specifici dell’Apprendimento (DSA) o con Bisogni Educativi Speciali (BES) possono richiedere servizi e strumenti specifici a loro dedicati, rivolgendosi allo "Staff Sviluppo e Coordinamento Carriere e Servizi alle Studentesse e agli Studenti" e consultando la pagina dedicata del sito di Ateneo: https://uniupo.it/it/servizi/servizi-studenti-disabili-e-dsa. Le studentesse e gli studenti con disabilità, DSA, BES, una volta preso contatto con lo Staff di Ateneo, possono contattare la/il docente titolare dell'insegnamento in relazione alla declinazione delle modalità di esame, in merito agli aspetti didattici.

La verifica dell’apprendimento è svolta in forma scritta. Il compito include un numero variabile di domande che possono essere strutturate in più punti. Le domande possono anche assumere la forma di esercizi per valutare la capacità di applicare ad esempi pratici i concetti teorici appresi nel corso. Ad ogni domanda è assegnato un voto massimo (in genere da 3 a 5). La valutazione tiene conto della correttezza della risposta e del livello di completezza. La sufficienza si ottiene se si dimostra di avere appreso e di sapere applicare gli elementi chiave indirizzati dalla domanda. Il voto complessivo per la valutazione dell’apprendimento degli argomenti di questo modulo è la somma dei voti ottenuti in ogni domanda.

Studio dell’Instruction Set Architecture (ISA) RISC-V: tipi di istruzioni, formato delle istruzioni, modalità di indirizzamento, chiamate a procedura. Analisi delle tecniche di ottimizzazione delle prestazioni nei processori: predizione dei salti, esecuzione fuori ordine, esecuzione speculativa. Studio del funzionamento della pipeline in presenza di queste tecniche. Tipi di cache e meccanismi di funzionamento delle memoria cache.

Sapere descrivere le caratteristiche del linguaggio macchina RISC-V, con particolare attenzione a tipi e formato delle istruzioni e modalità d’indirizzamento. Sapere spiegare il funzionamento delle chiamate a procedura in RISC-V. Comprendere le principali tecniche di ottimizzazione dell’esecuzione (predizione dei salti, esecuzione fuori ordine, esecuzione speculativa), e il loro impatto sulla pipeline. Comprendere il funzionamento delle memoria cache.